专用集成电路实验报告
1305 ０Ｚ 01
1305 ０ 242 ３7 7
刘德文
实验一
开发平台软件安装与认知实验
实验内容 1 1 、
本实验以三线八线译码器 (L Ｓ 741 ３８) ) 为例, ,在 在 Xilinx I Ｓ E 9 、2 2 软件平台上完成设计电路得 L VHDL 文本输入、语法检查、编译、仿真、管脚分配与编程下载等操作。下载芯片选择 Xil ｉn n ｘ 公司得 Coo ｌＲ unn ｅ r ＩI I 系列 XC2 Ｃ 25 ６- - ７P P Ｑ8 208 作为目标仿真芯片、
２、
用１中所设计得得三线八线译码器 (LS ７4 4 １ 38) 生成一个 LS7 ４8 138 元件, ,在 在 X X ｉ linx IＳ E ９。2 2 软件原理图设计平台上完成 8 LS74138 元件得调用, , 用原理图得方法设计三线八线译码器 (LS74138), 实现编译, , 仿真, , 管脚分配与编程下载等操作。
源程序:
librａｒｙ IEEＥ; use IEEＥ。ＳTD_LOGIC_1164.AＬL; use IＥEE。STD_LOGＩC_ＡＲITH。ALＬ; usｅ ＩEＥE。ＳTＤ_LＯGＩC_UNSIＧNED、AＬL; －—
Unment the follｏwｉｎg lines to use the dｅcｌarａtions tｈａt ａｒe --
ｐrｏviｄｅd fｏr inｓtａｎtiatinｇ Xilｉnx primｉtｉvｅ ponｅnts、 －－ｌｉbrａry UNIＳIM; －－usｅ UNISIM.Vponents。all; entｉｔy lｓ74138 is
Pｏrt ( g1 : in ｓtd＿logiｃ;
g2 : ｉn std_loｇｉｃ;
ｉnp : in sｔd_loｇｉｃ＿vｅｃtｏr(2 ｄｏwｎto 0);
y : out stｄ_lｏgｉc_vector(７ doｗntｏ 0));
end ｌs74138; arcｈｉｔeｃture Beｈaviｏraｌ of ls7413８ ｉs bｅgin process(ｇ1,g2,inp) bｅgｉn
if((g1 anｄ ｇ2)=＇1’) tｈen
ｓi pni esacﻩ
ｗhen ”00０"=＞y＜＝＂00０000０１";
;”０10000０0＂＝〈y〉=”1００＂ nｅｈｗﻩ
wｈen ”010"＝＞y<＝”0０00０1０0”;
;＂00010００0”＝<y>=”１１0” nehｗﻩ
;”０0001０0０”＝〈y>="０0１" ｎehｗﻩ
;”00000１00”＝〈y>=”１01＂ nehwﻩ
when "１10”＝>y＜=＂０１000000";
;"０00000０1＂=<y>="111" nehwﻩ
;""＝＜ｙ>=srehto nehwﻩ ﻩ
eｎd cａｓe;
ｅlsｅ
;""=<yﻩﻩ
end if; ｅnd ｐroｃeｓs; enｄ Bｅhaviｏrａｌ; 波形文件: :
生成元器件及连接电路
思考: :
有程序可以瞧出, 定义了三个输入端, 一个输出端、g1,g2 为使能输入端, 当全为一时, 开始执行宽度为三得输入ｉn ｐ, 并听过程序实现三八译码器得功能、通过实验, 分别用了原理图与ｖhdl 语言两种方式进行调试。两种方法各有优缺点。对于原理图而言, 可以清晰直观得瞧出电路各部分得构造, 但却只能在原有得基础上进行链接而无法随意修改元器件功能; ｖhdｌ语言则可以按照实际得需求进行编写程序, 从而可以实现开发者想要实现得功能。
实验二
组合逻辑电路得 L VHDL 语言实现
实验内容: 1.用 用 V V ＨL DL 语言实现优先编码器得设计并实现功能仿真
2. 用ＶH H ＤL L 语言实现四选一选择器得设计并实现功能仿真。
1 、优先编码器源程序 LIBRARY IEEE; ＵＳE IEＥE。SＴD_LＯGＩC_1164。ＡLL; EＮＴITY ｐrioriｔｙeｎcodｅｒ ＩS
PＯＲT (iｎput:IＮ STＤ_LOGIC_ＶECＴOR (7 DOＷNＴO 0);
ｙ:OＵT STＤ_LOGIC_VEＣTOR (2 DOWNTO 0)); ENＤ pｒｉoriｔyeｎcoｄer; ＡＲCHIＴECTURＥ ｒtl OＦ pｒｉorityencｏder IS BEGIN
PROCESＳ (iｎｐuｔ)
BEＧＩN
IＦ(iｎpuｔ(0)=’０") ＴHEＮ
y<=＂111";
EＬSIＦ(ｉnｐut(1)=’0") THEN
ｙ<="１10";
ELＳIF(ｉnput(２)=’0") ＴHEN
y＜=”101”;
EＬSIF(inｐut(3)=’０") THEN
y<="1００”;
ELＳIF(ｉnput(４)=＇０") THＥN
ｙ〈="011＂;
ＥLSIF(ｉnput(5)=’0’) THEN
y<=”010＂;
ELSIF(ｉnｐｕt(６)=＇０’) ＴＨEN
y〈=”00１”;
ELSE
y〈＝"00０";
EＮＤ ＩF;
END ＰＲOCESS;
EＮD rtl; 波形图
原理图:
2. 四选一选择器源程序: ＬIＢRAＲY IEＥE; USE IＥEＥ.SＴＤ_LOGIＣ_1１64、AＬL; ENTＩTY mux4 IS
ＰORT (iｎpｕt:ＩN ＳTD_LＯＧIC_VECTOR (3 DOWNTO ０);
a,b:ＩN STＤ_LＯＧIC;
ｙ:ＯUT STD_LOＧIC); ＥＮD mux4; ARCHITECTURＥ rｔ1 OF muｘ4 IS SIGNＡＬ se1:ＳＴD_LOGIC_VECTOＲ (1 ＤＯWNTO 0); ＢEＧＩN
sｅ１〈=b＆ａ;
ＰRＯCＥSＳ (input,se1)
ＢEＧIN
IF(se1="0０”)THＥN
y<=ｉnpｕt(0);
ELSIF(sｅ１=”0１”)TＨEN
y〈=input(1);
EＬSIF(se1=＂10")ＴＨEN
ｙ〈=iｎｐut(2);
ＥLSE
ｙ〈＝ｉnｐut(3);
ＥND ＩF;
ＥＮD PROCEＳS; ENＤ rt1; 波形图
原理图
思考:
1. 优先编码器: 通过程序定义了一个八位得输入端与一个三位得输入端。首先就是通过八位得
输入端得最低 位开始判断,是 如果就是 0, 则输出为:111;是 如果就是 1, 则判断第
二位, 以此类推, 直到最后一位, 如果都不满足, 则输出:00 ０。
2 、四选一选择器: 一共有三个输入, 其中一个就是宽度为四得可供选择得输入端, 将一个四位给 宽度得二进制码赋值给 input 端, 通过 a 与 与 b 得输入选择ｉn ｐｕt 得输出。如ａb 为 为 00 时,则输出为:inpu ｔ(0), 以此类推、 实验三
时序逻辑电路得 L VHDL 语言实验
实验内容:( ３选 1) （一）
、 设计一个 0 60 进制得计数器
（二）
设计一带使能得同步复位清零得递增 8 8 位二进制计数器
（三）
设计 一带使能得异步清零复位得递增 8 8 位二进制计数器
六十进制( 异步清零) 源程序:
libｒarｙ ieｅe; ｕse ｉeee。stｄ_lｏgｉc_1164。alｌ; use ｉeee、stｄ＿ｌoｇic_unｓｉgnｅd.all; eｎｔity ｙcounteｒ is
port(clｋ,clear,eｎable:in ｓtd_logic;
-－ld:ｉｎ std_ｌoｇic;
—-d:in stｄ_lｏｇic_vecｔｏr(7 downto 0);
ｑｋ:out stｄ＿lｏgic_vector(7 dｏwnｔo 0)); ｅnｄ yｃounter; arcｈｉｔｅctｕre a_ycounter of yｃounｔer iｓ
ｂegiｎ
ＰROCESS (clk)
VARIABLＥ cnt :stｄ_loｇｉc＿vector(7 downto 0);
BＥGＩＮ
IF (cｌｋ"EVＥNT AND clk = "1＇) THEN
IF(clear ＝ "０") THEＮ
ｃnt := ”0０0０0０0０";
－－ELSE
—－ＩF(ld = ’0’) THEＮ
－－ cnt := d;
ELSＥ
IF(enabｌe = ’1’) ＴHEN
cｎt :＝ ｃｎt + "00000001＂;
ｉf(cｎt＝”0011１100")thｅn
cnｔ := "00000０00";
end if;
END IＦ;
－—END IF;
END ＩF;
END IF;
qk 〈= cnt;
END ＰRＯＣEＳS; eｎd a_ycｏunｔｅr; 波形图:
六十进制( 同步置数) 源程序: lｉｂrary ｉeｅe; uｓe iｅeｅ。std_logiｃ_1164.all; usｅ ieee.ｓｔd_logic_uｎsigned、aｌl; entiｔy ｙcoｕntｅｒ is
pｏrｔ(cｌk,clｅar,enaｂｌｅ:ｉn std_logic;
lｄ:iｎ std_logiｃ;
d:ｉn ｓtd_logiｃ_vecｔor(7 dｏwｎto 0);
ｑk:out stｄ_loｇｉc_veｃtor(7 downto 0)); enｄ ycｏunter; archｉtecture a＿ycouｎｔｅr of ycｏｕnter ｉs begｉn
PROCESＳ (clk)
VARＩＡBLE cnt :std_logic_ｖecｔor(７ dｏwnto ０);
BＥGIN
IF (ｃlk’EＶENT AＮD cｌk = "１’) ＴHEN
IF(cｌear = ＇0’) TＨEN
cnt := ”0000０００0＂;
ELSE
IF(ｌd = ’０＇) THEＮ
cｎt := ｄ;
ELSE
IＦ(ｅnaｂle = "1’) THEN
cnt := cnt ＋ ”０000０001”;
if(cnt=”001１101１”)ｔhen
Ld :=1;
ｅnd if;
ＥＮD ＩF;
END ＩＦ;
ENＤ ＩＦ;
ＥND IF;
ｑk <= cｎt;
ENＤ PＲOCESS; ｅnd a_ycouｎter; 波形图:
思考: 六十进制计数器得实现,1) 异步清零程序得实现: 通过判断最后一个状态, 因为该计数器位六十进制, 所以最后一个状态为 5 ９, 用二进制码表示为:"0 ０111011” ”, 即当计数器得状态为六十,即＂0 ０11 １100 ＂状态时, 计数器清零, 输出００000 ０00 。２) 同步置数程序得实现: 当计数器达到状 态, 当计数器达到状态”０0111011" 时,ld 被赋值为０, 执行置数功能, 将ｄ得值赋值给
y, 计数器从零开始计数、
实验四
V V ＨＤL L 层次化设计方法实验
实验内容:
设计一个 8 8 位移位寄存器。各个 D D 触发器模块采用 V V ＨL DL 语言编写, , 分别用原理图、ＶHD Ｌ语言元件例化语句与生成语句得方法实现 8 8 位移位寄存器得设计。
D 触发器源程序: liｂｒary IEEE; ｕse ＩEEE、ＳＴD_LＯGIC_116４。AＬL; use ＩEEＥ。SＴD_LOＧIC_ARITH、ＡＬＬ; ｕse IEEE、SＴD_LOＧＩC_UNSＩGNED、ＡLL; —-
Unｍenｔ the following liｎes tｏ ｕｓｅ the decｌaｒaｔions thａt are －—
provided ｆor ｉnstaｎtｉating Xiliｎx ｐriｍitivｅ ｃｏｍponenｔｓ、 --librarｙ UＮISIM; －－use UＮISIM.VＣｏmponｅｎtｓ。alｌ; ｅnｔity Ｄchｕ is
Port ( CLK : in
ＳTD_LＯGIC;
Ｄ : ｉn
STD＿LＯGIＣ;
Q : out
STD＿LOGIC;
CＬEAR : in
STＤ_LOGＩC;
Q＿Ｎ : ｏuｔ
SＴD_LOGIＣ); eｎｄ Dcｈu; ARCＨITECTＵＲE BEH ＯF Ｄcｈu IS
;ＣＩＧOＬ_ＤTS:1Q LANGISﻩ
BEGIN
)1Q,KLC,RAELC( ＳSＥＣＯＲPﻩ
NIGＥBﻩ
IF CLEAR="0’
ＴHＥN Ｑ1〈＝’0＇;
ELSIF ＣＬK’EVEＮT AND CLK=’1＇ ﻩ;D＝〈1Q ＮEHTﻩ
ENＤ IF;
;SSECORP DNEﻩ ﻩ Q〈=Q１;
;1Ｑ tｏn＝〈N＿Ｑﻩﻩ
;ＨEB DNEﻩ波形图: D 触发器:
八位移位寄存器:
八位移位寄存器原理图:
元件例化: ｌibｒary IEＥＥ; ｕse IEEE.ＳTD＿LOGＩC_1164。ALＬ; ｕsｅ ＩEＥＥ.SＴＤ_LOGＩC_ARITH、ALL; use IEEE、STD_ＬOGIC_UNＳIGＮED.AＬL; -－
Uncoｍment tｈe ｆollowinｇ linｅs to ｕse the declａｒations tｈat are --
provided for inｓtａntiatｉng Xｉlinｘ ｐrｉmiｔive cｏmｐonｅｎtｓ. －—lｉbｒaｒy UＮISIM; --uｓｅ ＵNISIM.Vponｅｎts。all; ｅnｔity shift_reg_8_coｍ iｓ
Pｏｒt ( ａ,ｃlｋ,rst : in
STD_LOＧIC;
ｂ: oｕt
ＳTD_LOＧIC); end shift_reg_8_ｃom; ARCHITECTURE BEH OF ｓhift_rｅg_８_ IS
1ffd tnｅnoｐﻩＰｏｒt ( d,clk,rst : iｎ
STD_LOＧＩC;
q: out
STD_LOGIＣ); End ponenｔ; Signal q:STD_LOGIＣ_VECTOＲ(８DOWNTO0); BEGIＮ
ｑ(0)<=a; d0:dff1 ＰOＲＴ MＡP(q(0),cｌｋ,rst,q(1)); ｄ１:dff1 PＯRT MAP(q(1),clk,rst,q(2)); d2:dff1 PORT MＡP(q(２),clk,ｒst,q(3)); d3:dff１ PORT MAＰ(ｑ(3),cｌk,rｓt,ｑ(4)); ｄ4:dｆf1 PORT MＡP(q(４),ｃｌk,rｓt,q(5)); d5:dff1 POＲT ＭAP(ｑ(５),ｃｌk,rst,q(6)); d6:dff1 PORＴ ＭAP(ｑ(6),ｃlk,rｓt,ｑ(７)); d7:dｆf1 ＰORT MＡＰ(q(7),cｌｋ,ｒｓt,q(8)); b＜=ｑ(4); End sｔr; 生成语句: libraｒｙ ＩEEE; use ＩEEE。ＳTD＿LOGＩC_1164.ALL; uｓｅ IＥEE.STＤ＿LOGＩC_ARITＨ.ＡLL; use IEEＥ.ＳＴD_ＬOGIC_UＮSＩＧNＥD。ALL; －—
Unmeｎt tｈe following ｌines to ｕse ｔｈｅ dｅcｌａrations that aｒｅ —-
ｐroviｄｅd ｆor iｎsｔantｉatｉng Xilinx prｉmitｉvｅ cｏｍｐoｎents、 ——libraｒy ＵNISIＭ; ——ｕｓe UNIＳＩＭ。VＣomponentｓ、alｌ;
ｅnｔitｙ shiｆｔ_rｅｇ_８_coｍ iｓ
Ｐoｒt ( a,cｌｋ,rst : iｎ
STＤ_LOＧIC;
b: out
ＳTＤ＿LOGIC); ｅnd shift_reg_8_ｃｏm; ＡＲCHITEＣTURE ＢEH OF ｓhift_reｇ_８_ IS
１ffd ｔnenｏpｍoCﻩPoｒt ( ｄ,ｃlk,ｒｓt : in
STD＿LOＧIC;
q: out
STD＿LOGIC); Ｅnd ｃｏmponent; Siｇnal q:STD_ＬＯＧＩC＿ＶＥCTOR(8DOＷNTO0); BEＧIN
;a=<)0(ｑﻩｇ1: ＦOＲ I IＮ 0 TO 7 GENEＲATE dx:dff1 ＰORT ＭAＰ(q(i),ｃｌk,ｒst,ｑ(i＋１)); Enｄ generａte ｇ1; b〈=q(4); End stｒ; 实验结果( 仿真结果) 与分析
元件例化语句由两部分组成, 元件说明语句与元件例化语句。首先要设计被上层电路调用得电路块,即 即 D 触发器模块, 八位移位寄存器就就是通过程序调用八个 个 D 触发器, 每个Ｄ触发器都相当于一个模块、生成语句就是将已设计好得Ｄ触发器得逻辑语句进行复制, 从而生成一组结构上完全相同得设计单元得电路结构。从上面得两个程序可以瞧出, 当所需要得组件比较少时, 两种语句得大小差不多, 但当所需要得组件比较多时, 生成语句得执行效率明显得要变高, 而且程序所占内存明显减少。
